▲ 시뮬레이션을 통한 프린지 전류 분석 / 박막 트랜지스터(TFT) 내 전류 흐름을 TCAD 시뮬레이션으로 분석한 결과이다. 총 드레인 전류는 전극 사이의 중심부를 흐르는 전류(Center current)와 채널 주변부로 넓게 퍼져 흐르는 프린지 전류(Fringe current)의 합으로 구성된다. 프린지 전류는 소자 구조가 변해도 그 양이 거의 일정하지만, 이 값이 전체 성능 계산에 포함되면서 전하 이동도(FEM)가 과대평가되는 직접적인 원인이 됨을 보여준다.(그림 및 설명=UNIST)  © 특허뉴스

반도체 성능을 평가하는 핵심 지표인 전하 이동도(Field-Effect Mobility) 가 실제보다 최대 30배 과대평가될 수 있다는 사실이 국내 연구진에 의해 처음으로 밝혀졌다. 연구진은 그 원인으로 전극 구조가 유발하는 프린지 전류(fringe current)를 지목하며, 이를 해결할 반도체 소자 설계 표준을 제시했다.

UNIST 반도체소재·부품대학원 김정환·정창욱 교수 연구팀은 반도체의 성능 지표 중 하나인 전하 이동도가 소자 구조에 따라 심각하게 왜곡될 수 있음을 실험과 시뮬레이션을 통해 규명했다고 밝혔다. 이번 연구는 미국화학학회(ACS)가 발간하는 나노 분야 권위 학술지 'ACS Nano'(10월 21일자에 게재됐다.

전하 이동도는 반도체 내부에서 전류가 얼마나 빠르고 효율적으로 이동하는지를 나타내는 핵심 지표다. 그러나 연구 결과, 산화물 박막트랜지스터(TFT) 구조의 특성상 전류가 본래 통로(채널) 외에 전극 바깥의 주변부로도 퍼져 흐르는 ‘프린지 전류’ 가 발생하며, 측정 장비는 이를 모두 포함해 계산함으로써 성능이 실제보다 크게 부풀려지는 것으로 나타났다.

연구진은 “이는 마치 갓길까지 달리는 차량의 속도를 포함해 전체 평균속도를 계산하는 셈”이라며 “실제보다 빠른 것처럼 보이지만, 실상은 측정 방식의 오류”라고 설명했다.

이를 해결하기 위해 연구팀은 채널 폭을 전극 폭보다 좁게 설계하거나, 불가피한 경우 전극 폭이 소자 길이(L)의 12배 이상(L/W ≤ 1/12) 이 되도록 해야 한다는 구체적 기준을 제시했다. 이 조건을 적용하면 프린지 전류의 영향이 사라져 실제 이동도와 측정 이동도의 차이가 없어지는 것으로 검증됐다.

또한 연구진은 소자 구조의 영향을 받지 않는 홀 이동도(Hall Mobility)를 병행 측정해 전계 효과 이동도와 교차 검증할 것을 권장했다. 이는 반도체 물질 자체의 고유한 전기적 특성을 평가하는 방식으로, 향후 반도체 성능 평가의 신뢰성을 높이는 국제 표준으로 활용될 가능성이 높다.

김정환 교수는 “이번 연구는 반도체 성능 평가의 왜곡 문제를 해결함으로써 기술 경쟁의 공정성과 연구 자원의 효율성을 높이는 중요한 전환점이 될 것”이라며 “세계 반도체 산업의 연구 방향을 바로잡는 실질적인 기준을 제시했다는 데 의미가 있다”고 밝혔다.

논문명은 Mobility Overestimation in Thin-Film Transistors: Effects of Device Geometry and Fringe Currents이다.