▲ 개발된 LDO 회로의 구조와 실제 LDO를 칩 형태로 패키징한 이미지. 아날로그 회로 구조를 기반으로 하되, 디지털 구조를 접목해, 전압 안정화와 잡음 억제 성능을 모두 확보했다. 또 새로운 구조 설계를 적용해 기존 하이브리드 구조에서 필수적이던 대용량 커패시터를 제거하고 칩의 집적도를 높일 수 있다. (그림 및 설명=UNIST)  © 특허뉴스

스마트폰과 인공지능 메인 칩에 공급되는 전압을 흔들림 없이 유지하고, 전원선에 섞인 잡음을 강력히 걸러내는 초소형 전력관리 반도체가 개발됐다. UNIST 전기전자공학과 윤희인 교수팀은 아날로그와 디지털의 장점을 결합한 하이브리드 구조의 LDO(저강하 선형 레귤레이터)를 개발했다고 밝혔다. 전력 관리 성능은 세계 최고 수준을 기록하면서도 칩 크기를 한층 줄여, 전압 변동이 큰 AI 반도체와 잡음에 민감한 6G 통신 칩 등 고집적 SoC 개발에 기여할 것으로 기대된다.

연구팀의 LDO는 아날로그 기반 위에 디지털 회로의 강점을 조합해 전압 안정화 능력과 잡음 억제 성능을 동시에 높였다. 실제로 99mA의 급격한 전류 변화 상황에서 출력 전압 출렁임을 54mV로 억제했고, 667나노초 만에 정상 전압으로 복귀했다. 전원잡음제거비(PSRR)는 100mA 부하·10kHz 기준 –53.7dB를 기록해, 유입 잡음의 99.8%를 차단하는 수준을 구현했다.

크기 경쟁력도 돋보인다. 일반적인 하이브리드 구조가 필요로 하던 커패시터를 없애 칩 면적을 줄였고, 28나노미터 CMOS 공정으로 제작했을 때 면적은 0.032mm²에 불과하다. 이는 하나의 SoC 안에 더 많은 LDO를 배치할 수 있어, 다중 전압 레일이 필요한 고성능 칩에 적합하다.

제1저자인 안창민 연구원은 “일반 하이브리드 구조는 디지털에서 아날로그로의 전환이 매끄럽지 않아 완충 역할의 커패시터가 필요했는데, ‘끊김 없는 디지털-아날로그 전환(D2A-TF)’과 ‘LGG(Local Ground Generator)’라는 새로운 설계로 이를 해결했다”고 설명했다. 이 LDO는 전류가 급격히 변하는 이벤트가 있을 때만 디지털 회로가 켜지도록 설계돼 대기 전력 소모도 작다. 성능 지표(FoM)는 0.029ps로 세계 최고 수준을 기록했다.

윤희인 교수는 “전압 안정화와 잡음 제거 성능을 모두 갖춘 초소형 저전력 회로로서 AI 반도체, 6G 통신 칩 등 다양한 시스템온칩 개발에 폭넓게 쓰일 수 있을 것”이라고 말했다. 이번 성과는 IEEE 회로설계 분야 저명 학술지 'Journal of Solid-State Circuits(JSSC)' 9월 3일자에 게재됐다.

논문명은 A −53.7-dB PSRR, Fast-Transient Output-Capacitor-Less Digital-Assisted Analog LDO Using Seamless Digital-to-Analog Transfer Technique이다.